松谷 宏紀 (マツタニ ヒロキ)

Matsutani, Hiroki

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所属(所属キャンパス)

理工学部 情報工学科 (矢上)

職名

教授

HP

プロフィール 【 表示 / 非表示

  • 2004年 慶應義塾大学環境情報学部卒業。2008年 同大学大学院理工学研究科後期博士課程修了。博士(工学)。2009年度から2010年度まで東京大学大学院情報理工学系研究科 特別研究員、日本学術振興会 特別研究員(SPD)。2011年度より慶應義塾大学理工学部情報工学科専任講師、2017年度より准教授、2022年度より教授。計算機アーキテクチャ、機械学習、ビッグデータ基盤技術に関する研究に従事。

経歴 【 表示 / 非表示

  • 2006年04月
    -
    2008年03月

    日本学術振興会, 特別研究員DC1

  • 2008年04月
    -
    2009年03月

    日本学術振興会, 特別研究員PD

  • 2009年04月
    -
    2011年03月

    日本学術振興会, 特別研究員SPD

  • 2009年04月
    -
    2011年03月

    東京大学大学院, 情報理工学系研究科, 特別研究員

  • 2011年04月
    -
    2017年03月

    慶應義塾大学, 理工学部, 専任講師

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学歴 【 表示 / 非表示

  • 2000年04月
    -
    2004年03月

    慶應義塾大学, 環境情報学部, 環境情報学科

    大学, 卒業

  • 2004年04月
    -
    2006年03月

    慶應義塾大学, 理工学研究科, 開放環境科学専攻

    大学院, 修了, 修士

  • 2006年04月
    -
    2008年03月

    慶應義塾大学, 理工学研究科, 開放環境科学専攻

    大学院, 修了, 博士

学位 【 表示 / 非表示

  • 学士(環境情報学), 慶應義塾大学, 課程, 2004年03月

  • 修士(工学), 慶應義塾大学, 課程, 2006年03月

  • 博士(工学), 慶應義塾大学, 課程, 2008年03月

 

研究分野 【 表示 / 非表示

  • 情報通信 / 計算機システム

  • 情報通信 / 情報ネットワーク

研究キーワード 【 表示 / 非表示

  • 計算機アーキテクチャ

  • 機械学習

  • 計算機ネットワーク

  • ビッグデータ

研究テーマ 【 表示 / 非表示

  • オンデバイス学習, 

    2017年04月
    -
    継続中

 

著書 【 表示 / 非表示

  • 3D Integration for NoC-based SoC Architectures

    Hiroki Matsutani, Michihiro Koibuchi, Tadahiro Kuroda, Hideharu Amano, Springer, 2010年12月

    担当範囲: Chapter 10: 3-D NoC on Inductive Wireless Interconnect

  • Low Power Networks-on-Chip

    Hiroki Matsutani, Michihiro Koibuchi, Hiroshi Nakamura, Hideharu Amano, Springer, 2010年10月

    担当範囲: Chapter 2: Run-Time Power-Gating Techniques for Low-Power On-Chip Networks

  • Networks-on-Chips: Theory and Practice

    Michihiro Koibuchi, Hiroki Matsutani, CRC Press, 2009年03月

    担当範囲: Chapter 3: Networks-on-Chip Protocols

論文 【 表示 / 非表示

  • A traffic-aware memory-cube network using bypassing

    Shikama Y., Kawano R., Matsutani H., Amano H., Nagasaka Y., Fukumoto N., Koibuchi M.

    Microprocessors and Microsystems (Microprocessors and Microsystems)  90 2022年04月

    ISSN  01419331

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    Three-dimensional stack memory which provides both high-bandwidth access and large capacity is a promising technology for next-generation computer systems. While a large number of memory cubes increase the aggregate memory capacity, the communication latency and power consumption increase significantly owing to its low-radix large-diameter packet network. In this context, we propose a memory-cube network called Diagonal Memory Network (DMN). A diagonal network topology, its floor layout, and its lightweight router were designed for low-latency and low-voltage memory-read communication. DMN routing efficiently avoids deadlocks of packets, although it allows each packet transmitted to a processor to use both bypassing and original datapaths. Our evaluation results show that the DMN router decreases the use of hardware resources by more than 31% compared with a conventional virtual channel router. The DMN router reduces energy consumption by 13% and 67% to transit a packet along with the original datapath and bypassing datapath, respectively. Furthermore, using flit-level discrete event simulation, a DMN topology achieves high throughput and latency that is lower than that of existing network topologies using conventional packet routers.

  • An Overflow/Underflow-Free Fixed-Point Bit-Width Optimization Method for OS-ELM Digital Circuit

    Tsukada M., Matsutani H.

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences)  105 ( 3 ) 437 - 447 2022年

    ISSN  09168508

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    Currently there has been increasing demand for real-time training on resource-limited IoT devices such as smart sensors, which realizes standalone online adaptation for streaming data without data transfers to remote servers. OS-ELM (Online Sequential Extreme Learning Machine) has been one of promising neural-network-based online algorithms for on-chip learning because it can perform online training at low computational cost and is easy to implement as a digital circuit. Existing OS-ELM digital circuits employ fixed-point data format and the bit-widths are often manually tuned, however, this may cause overflow or underflow which can lead to unexpected behavior of the circuit. For on-chip learning systems, an overflow/underflow-free design has a great impact since online training is continuously performed and the intervals of intermediate variables will dynamically change as time goes by. In this paper, we propose an overflow/underflow-free bit-width optimization method for fixed-point digital circuits of OS-ELM. Experimental results show that our method realizes overflow/underflow-free OS-ELM digital circuits with 1.0x - 1.5x more area cost compared to the baseline simulation method where overflow or underflow can happen.

  • GPU Parallelization of All-Pairs-Shortest-Path Algorithm in Low-Degree Unweighted Regular Graph

    Kawano R., Matsutani H., Koibuchi M., Amano H.

    ACM International Conference Proceeding Series (ACM International Conference Proceeding Series)     51 - 55 2021年06月

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    The design of the network topology of a large-scale parallel computer system can be represented as an order/degree problem in the graph theory. To solve the order/degree problem, we have to obtain all-pairs-shortest-path (APSP) for the graph. A conventional APSP algorithm for GPUs is based on the adjacency matrix (ADJ-APSP). When focusing on low-degree and unweighted graphs, most of the matrix elements are zero in the first few iterations of the algorithm. We will further speed up the APSP algorithm by treating the adjacency matrix as a sparse matrix in the first iterations of the algorithm. Evaluation results show that our proposed algorithm on a single GPU (NVIDIA GeForce RTX 3080) reduces the execution time by up to 32.7 % compared to the conventional algorithm.

  • An area-efficient recurrent neural network core for unsupervised time-series anomaly detection

    SAKUMA T., MATSUTANI H.

    IEICE Transactions on Electronics (IEICE Transactions on Electronics)  1 ( 6 ) 247 - 256 2021年06月

    ISSN  09168524

     概要を見る

    Since most sensor data depend on each other, time-series anomaly detection is one of practical applications of IoT devices. Such tasks are handled by Recurrent Neural Networks (RNNs) with a feedback structure, such as Long Short Term Memory. However, their learning phase based on Stochastic Gradient Descent (SGD) is computationally expensive for such edge devices. This issue is addressed by executing their learning on high-performance server machines, but it introduces a communication overhead and additional power consumption. On the other hand, Recursive Least-Squares Echo State Network (RLS-ESN) is a simple RNN that can be trained at low cost using the least-squares method rather than SGD. In this paper, we propose its area-efficient hardware implementation for edge devices and adapt it to human activity anomaly detection as an example of interdependent time-series sensor data. The model is implemented in Verilog HDL, synthesized with a 45 nm process technology, and evaluated in terms of the anomaly capability, hardware amount, and performance. The evaluation results demonstrate that the RLS-ESN core with a feedback structure is more robust to hyper parameters than an existing Online Sequential Extreme Learning Machine (OS-ELM) core. It consumes only 1.25 times larger hardware amount and 1.11 times longer latency than the existing OS-ELM core.

  • Accelerating ODE-Based Neural Networks on Low-Cost FPGAs

    Watanabe H., Matsutani H.

    2021 IEEE International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2021 - In conjunction with IEEE IPDPS 2021 (2021 IEEE International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2021 - In conjunction with IEEE IPDPS 2021)     88 - 95 2021年06月

    ISSN  9781665435772

     概要を見る

    ODENet is a deep neural network architecture in which a stacking structure of ResNet is implemented with an ordinary differential equation (ODE) solver. It can reduce the number of parameters and strike a balance between accuracy and performance by selecting a proper solver. It is also possible to improve the accuracy while keeping the same number of parameters on resource-limited edge devices. In this paper, using Euler method as an ODE solver, a part of ODENet is implemented as a dedicated logic on a low-cost FPGA (Field-Programmable Gate Array) board, such as PYNQ-Z2 board. As ODENet variants, reduced ODENets (rODENets) each of which heavily uses a part of ODENet layers and reduces/eliminates some layers differently are proposed and analyzed for low-cost FPGA implementation. They are evaluated in terms of parameter size, accuracy, execution time, and resource utilization on the FPGA. The results show that an overall execution time of an rODENet variant is improved by up to 2.66 times compared to a pure software execution while keeping a comparable accuracy to the original ODENet.

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KOARA(リポジトリ)収録論文等 【 表示 / 非表示

総説・解説等 【 表示 / 非表示

  • ビッグデータ利活用のための基盤システムの動向

    松谷 宏紀

    電子情報通信学会誌 100 ( 8 ) 866 - 870 2017年08月

    記事・総説・解説・論説等(学術雑誌), 単著

研究発表 【 表示 / 非表示

  • An On-Device Learning Approach for Unsupervised Anomaly Detection

    Hiroki Matsutani

    International Forum on MPSoC for Software-defined Hardware (MPSoC'19), 

    2019年07月

    口頭発表(招待・特別)

  • オンデバイス学習による教師無し異常検知ハード ウェアとその応用

    松谷 宏紀

    LSIとシステムのワークショップ2019, 

    2019年05月

    口頭発表(招待・特別)

  • オンライン逐次学習による教師無し異常検知とその応用

    松谷 宏紀

    情報処理学会システム・アーキテクチャ研究会 (2018年12月), 

    2018年12月

    口頭発表(招待・特別)

  • An Environmentally Adaptive Anomaly Detection Method for Edge Devices

    Hiroki Matsutani

    International Symposium on Computing and Networking (CANDAR'18) Workshop, 

    2018年11月

    口頭発表(招待・特別)

  • エッジ学習による環境適応型異常検知と実社会への応用

    松谷 宏紀

    Design Solution Forum 2018, 

    2018年09月

    口頭発表(招待・特別)

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競争的研究費の研究課題 【 表示 / 非表示

  • リアルタイム性と全データ性を両立するエッジ学習基盤

    2017年10月
    -
    2020年03月

    科学技術振興機構, 戦略的基礎研究推進事業(CREST), 松谷 宏紀, 受託研究,  研究代表者

  • 多様な構造型ストレージ技術を統合可能な再構成可能データベース技術

    2013年10月
    -
    2017年03月

    科学技術振興機構, 戦略的創造研究推進事業さきがけプログラム, 松谷 宏紀, 受託研究,  研究代表者

  • ワイヤレス3次元ネットワークオンチップの最適化

    2011年10月
    -
    2013年03月

    日本学術振興会, 科学研究費補助金(文部科学省・日本学術振興会), 松谷 宏紀, 補助金,  研究代表者

受賞 【 表示 / 非表示

  • 情報処理学会 マイクロソフト情報学研究賞

    松谷 宏紀, 2018年03月

    受賞区分: 国内学会・会議・シンポジウム等の賞

  • ACM Recognition of Service Award

    Hiroki Matsutani, 2018年01月

    受賞区分: 国内外の国際的学術賞

  • 電子情報通信学会 情報・システムソサイエティ 査読功労賞

    松谷 宏紀, 2017年06月

    受賞区分: 国内学会・会議・シンポジウム等の賞

  • Best Paper Award, International Symposium on Computing and Networking (CANDAR'16)

    Ryuta Kawano, Hiroshi Nakahara, Ikki Fujiwara, Hiroki Matsutani, Michihiro Koibuchi, Hideharu Amano, 2016年11月, LOREN: A Scalable Routing Method for Layout-conscious Random Topologies

    受賞区分: 国内外の国際的学術賞

  • 情報処理学会 特選論文

    林 愛美, 徳差 雄太, 松谷 宏紀, 2016年08月, FPGA NIC向けノンパラメトリックオンライン外れ値検出機構

    受賞区分: 国内学会・会議・シンポジウム等の賞

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担当授業科目 【 表示 / 非表示

  • VLSI設計演習

    2022年度

  • 情報工学輪講

    2022年度

  • 情報工学実験第2

    2022年度

  • 開放環境科学課題研究

    2022年度

  • 開放環境科学特別研究第2

    2022年度

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担当経験のある授業科目 【 表示 / 非表示

  • 計算機基礎

    慶應義塾

    2018年04月
    -
    2019年03月

    春学期, 講義, 専任, 1時間

  • 分散システム特論

    慶應義塾

    2018年04月
    -
    2019年03月

    秋学期, 講義, 専任, 1時間

  • VLSI設計演習

    慶應義塾

    2018年04月
    -
    2019年03月

    春学期, 演習, 専任, 1時間

  • 情報工学実験第2

    慶應義塾

    2018年04月
    -
    2019年03月

    秋学期, 実習・実験, 兼担, 4時間

  • アルゴリズム第2

    慶應義塾

    2018年04月
    -
    2019年03月

    春学期, 講義, 専任, 1時間

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教育活動及び特記事項 【 表示 / 非表示

  • Open Cell Libraryを用いたデジタルVLSI設計, 電子情報通信学会2014年ソサイエティ大会, チュートリアル

    2014年09月

    , 教育方法・実践に関する発表、講演

 

所属学協会 【 表示 / 非表示

  • IEEE

     
  • 電子情報通信学会

     
  • 情報処理学会

     

委員歴 【 表示 / 非表示

  • 2019年08月
    -
    継続中

    Technical program committee, International Conference on Parallel Processing (ICPP)

  • 2019年07月

    Organizing committee (Local organization chair), International Forum on MPSoC for Software-defined Hardware (MPSoC)

  • 2018年10月

    ACM Student Research Competition selection committee, International Symposium on Microarchitecture (MICRO)

  • 2018年04月
    -
    継続中

    Organizing committee (Secretary), IEEE Symposium on Low-Power and High-Speed Chips and Systems (COOL Chips)

  • 2018年02月

    Guest editor, IEICE Transactions on Information and Systems, Special Section on Reconfigurable Systems

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