中野 誠彦 (ナカノ ノブヒコ)

Nakano, Nobuhiko

写真a

所属(所属キャンパス)

理工学部 電子工学科 (矢上)

職名

准教授

メールアドレス

メールアドレス

経歴 【 表示 / 非表示

  • 1995年04月
    -
    1996年03月

    日本学術振興会 ,特別研究員

  • 1995年04月
    -
    1996年03月

    慶應義塾大学理工学部 ,訪問研究員

  • 1996年
    -
    1999年

    1年生クラス担任

  • 1996年04月
    -
    1999年03月

    慶應義塾大学理工学部電子工学科 ,助手

  • 1999年04月
    -
    2003年03月

    慶應義塾大学理工学部電子工学科 ,専任講師

全件表示 >>

学歴 【 表示 / 非表示

  • 1990年03月

    慶應義塾, 理工学部, 電気工学科

    大学, 卒業

  • 1992年03月

    慶應義塾, 理工学研究科, 電気工学専攻

    大学院, 修了, 修士

  • 1995年03月

    慶應義塾, 理工学研究科, 電気工学専攻

    大学院, 修了, 博士

学位 【 表示 / 非表示

  • 工学, 慶應義塾, 1995年03月

 

研究分野 【 表示 / 非表示

  • 電子デバイス・電子機器 (Electronic Device/Electronic Equipment)

  • 神経生理学・神経科学一般 (神経科学一般)

研究キーワード 【 表示 / 非表示

  • アナログ回路設計

  • ノイズモデリング

  • バイオセンシング

  • 数値計算

  • 集積回路

 

論文 【 表示 / 非表示

  • Design of solar cell for micro system using standard CMOS process

    Zenibayashi D., Sugiura T., Nakano N.

    IEEJ Transactions on Sensors and Micromachines (IEEJ Transactions on Sensors and Micromachines)  139 ( 8 ) 252 - 257 2019年

    研究論文(学術雑誌), 共著,  ISSN  13418939

     概要を見る

    © 2019 The Institute of Electrical Engineers of Japan. In recent years, IoT (Internet of Things), which various "things" are connected via the Internet, attracts attention. IoT supports the automation and convenience of various activities by connecting our daily lives. Sensor networks for acquiring information by a huge number of sensor nodes therein is essential for IoT. So, challenges for the realization of this system is the size of the cost and the device. One solution to this problem is the realization of microsystem. In this paper, several methods for improving the performance of on-chip solar cells for microsystem by standard CMOS process are introduced. These are a comb-shape electrode for reducing resistances in semiconductor, reduction of the number of contacts to reduce losses at the substrate/electrode interface and diffusion layers around electrodes for suppressing the recombination velocity at electrodes. These designs improved about 40-78% compared to conventional solar cell design.

  • Warpage and Thermal Stress under Thermal Cycling Test in SiC and Si Power Device Structures Using Direct Chip-Bonding with Ag Sintered Layer on Cu Plate

    Kanemoto M., Aoki M., Mochizuki A., Murakami Y., Tsunoda M., Nakano N.

    Proceedings - Electronic Components and Technology Conference (Proceedings - Electronic Components and Technology Conference)  2018-May   273 - 278 2018年08月

    研究論文(国際会議プロシーディングス), 査読有り,  ISSN  9781538649985

     概要を見る

    © 2018 IEEE. This work clarifies the warpage and thermal stress under thermal cycling test (TCT) by 3D multi-physics solver for SiC and Si power device chip systems using direct Ag sintering chip-attachment on Cu plate. We compare the simulated warpages to the warpage results measured at room temperature for SiC/Si test structures. Measured warpages were in good agreement with our simulation values, and the simulation accuracy at Cu thickness of 1 mm was within 10 percentages for SiC structure. It was also found that the warpage in SiC structure is considerably larger than that in Si structure due to larger Young's modulus of SiC. Our simulations also showed that the warpage and displacement difference become smaller, and the thermal stress becomes stronger as the Cu plate thickness increases for both SiC/Si structures. The simulated maximum stress values under TCT decrease as Ta increases and approaches the stress free temperature. It was found that thermal stress values do not vary linearly with Ta. This nonlinearity is thought to be caused by the temperature dependence of Young's modulus of Ag sintered layer. We also clarified that the maximum stress point in the whole system is at the corner of Ag sintered bonding layer at low temperatures, and shifts to the chip center for both SiC/Si structures as Ta increases.

  • A Design of Cross Couple Oscillator with Root Locus by using Current Consumption

    Tripetch K., NAKANO NOBUHIKO

    J Electr Eng Electron Technol (SciTehchnol)  7 ( 2 ) 1 - 6 2018年07月

    研究論文(学術雑誌), 共著, 査読有り

  • Comparison of thermal stress under TCT between SiC and Si power devices using direct chip-bonding with ag sintered layer on Cu plate

    Kanemoto M., Aoki M., Mochizuki A., Murakami Y., Tsunoda M., Yoshinari G., Nakano N.

    2017 IEEE Electrical Design of Advanced Packaging and Systems Symposium, EDAPS 2017 (2017 IEEE Electrical Design of Advanced Packaging and Systems Symposium, EDAPS 2017)  2018-January   1 - 3 2018年01月

    研究論文(国際会議プロシーディングス), 共著, 査読有り,  ISSN  9781538612385

     概要を見る

    © 2017 IEEE. This work clarifies the thermal stress profiles and concentrations under thermal cycling test by 3D multi-physics solver for SiC and Si power device chip systems using Ag sintering chip-attachment on Cu plate. A comparison analysis between SiC and Si showed that the maximum stress value in SiC structure is higher than that in Si structure for both Ag sintering and conventional solder chip-attachments due to larger Young's modulus of SiC. The thickness of Ag sintered layer is five times thinner than conventional solder, and this slightly increases the stress in Ag sintered layer for SiC structures with the Cu plate thickness below 3 mm. To reveal the physical mechanism of thermal stress the stress directions are also clarified. It was found that the normal stress is the major component of von Mises stress at the corners of Ag sintered layer, and both SiC and Si chips.

  • Prototype and measurement of automatic synchronous PLL system for N-path filter for hum noise reduction

    Tanaka R., Deguchi T., Nakano N.

    2017 International Symposium on Electronics and Smart Devices, ISESD 2017 (2017 International Symposium on Electronics and Smart Devices, ISESD 2017)  2018-January   295 - 299 2018年01月

    研究論文(国際会議プロシーディングス), 査読有り,  ISSN  9781538627785

     概要を見る

    © 2017 IEEE. We propose an automatic synchronous PLL system for N-path filter for hum noise reduction in EEG(electroencephalogram) measurement by 0.18 μm CMOS process. Monitored common mode waveform contains Hum noise frequency component during EEG measurement is used for a master clock frequency of the N-path filter. The hum noise frequency as a master clock of the PLL is compared with a rectangular wave obtained by dividing the output frequency of the VCO which is aimed to oscillate at 400 or 480 Hz by 8. The oscillation frequency of the VCO is controlled by the bias voltage. The output signal of the VCO is inputted to a logic circuit that generates an 8-bit digital waveform, and the output for controlling the N-path filter is generated. It is possible to attenuate 50 or 60 Hz component of the EEG signal contains hum noise through an N-path (N = 8) filter. We simulated the PLL (PFD-CP, VCO), logic circuit, N-path filter and measured characteristics of the implemented PLL and logic circuit in this research.

全件表示 >>

KOARA(リポジトリ)収録論文等 【 表示 / 非表示

研究発表 【 表示 / 非表示

  • Takaya Sugiura1, Satoru Matsumoto1 and Nobuhiko Nakano

    Takaya Sugiura, Naoki Takahashi, Nobuhiko Nakano

    International Conference on Silicon Carbide and Related Materials 2019, 2019年09月, ポスター(一般)

  • Evaluations of TOPCon Solar Cell Rear Structure on Numerical Simulation

    Takaya Sugiura, Satoru Matsumoto, Nobuhiko Nakano

    2019 International Conference on Solid State Devices and Materials (Nagoya, Japan) , 2019年09月, ポスター(一般)

  • An On-Chip Sub-pW Hz-Range Ring Oscillator

    Jorge Canada,Nobuhiko Nakano

    2019 Taiwan and Japan Conference on Circuits and Systems, 2019年08月, ポスター(一般)

  • デバイスシミュレーションを用いた p型4H-SiCの ピエゾ抵抗係数の検証

    高橋直暉,杉浦隆弥,中野 誠彦

    第2回 サステナブルコンピューティング特別研究会 (慶應義塾大学日吉キャンパス) , 2019年08月, 口頭(一般), 電子情報通信学会

  • オンチップメモリ書き込み用自己発振DC-DCコンバータ

    外村 崇史,吉田祐威,中野 誠彦

    第2回 サステナブルコンピューティング特別研究会 (慶應義塾大学日吉キャンパス) , 2019年08月, 口頭(一般), 電子情報通信学会

全件表示 >>

競争的資金等の研究課題 【 表示 / 非表示

  • 人工シナプス用多チャンネル膜電位固定LSIの実現

    2014年
    -
    2017年03月

    日本学術振興会, 科学研究費補助金(文部科学省・日本学術振興会), 中野誠彦, 補助金,  代表

受賞 【 表示 / 非表示

  • Taiwan and Japan Conference on Circuits and Systems 2019 Best student paper award

    Jorge Canada, Nobuhiko Nakano, 2019年08月, IEEE CASS, An On-Chip Sub-pW Hz-Range Ring Oscillator

    受賞区分: 国際学会・会議・シンポジウム等の賞,  受賞国: Japan

  • LSIとシステムのワークショップ優秀ポスター賞

    2017年05月, 電子情報通信学会, 標準CMOSプロセスによるオンチップ太陽電池の高性能化

  • エレクトロニクスソサエティ功労賞

    2017年03月, 電子情報通信学会

    受賞区分: 出版社・新聞社・財団等の賞

  • 電気学会 論文発表賞

    中野 誠彦, 1992年, 電気学会

 

担当授業科目 【 表示 / 非表示

  • 電気電子工学輪講

    2019年度

  • 数値モデリングと計算機シミュレーション

    2019年度

  • 理工学基礎実験

    2019年度

  • 電気電子工学実験第2

    2019年度

  • 総合デザイン工学課題研究

    2019年度

全件表示 >>

担当経験のある授業科目 【 表示 / 非表示

  • 電気電子計測

    慶應義塾, 2014年度, 春学期, 専門科目, 講義, 専任

  • 電気電子工学実験第二

    慶應義塾, 2014年度, 秋学期, 専門科目, 実習・実験, 兼担

  • 計算機構成

    慶應義塾, 2014年度, 秋学期, 専門科目, 講義, 専任

  • 理工学基礎実験

    慶應義塾, 2014年度, 春学期, 専門科目, 実習・実験, 兼担

  • 数値モデリングと計算機シミュレーション

    慶應義塾, 2014年度, 春学期, 専門科目, 講義, 専任

 

所属学協会 【 表示 / 非表示

  • 電気学会, 

    1992年
    -
    継続中
  • 応用物理学会, 

    1992年02月
    -
    継続中
  • シリコンテクノロジー分科会, 

    2017年04月
    -
    継続中
  • プラズマエレクトロニクス分科会, 

    1996年03月
    -
    2016年05月
  • 電子通信情報学会, 

    2009年
    -
    継続中

全件表示 >>

委員歴 【 表示 / 非表示

  • 2019年05月
    -
    2022年06月

    IEICE英文論文誌C編集委員会, 電子情報通信学会

  • 2018年08月
    -
    2018年11月

    program committee, The Sixth International Symposium on Computing and Networking

  • 2018年05月
    -
    2020年05月

    CANDAR program committee

  • 2018年04月
    -
    2020年03月

    サステナブルコンピューティング特別研究会副委員長, 電子情報通信学会

  • 2018年
    -
    2020年

    実行委員, 2020 International Conference on Simulation of Semiconductor Processes and Devices

全件表示 >>